Integrated Performance and Power Controller Design in Embedded Processors

Project: National Science and Technology CouncilNational Science and Technology Council Academic Grants

Project Details

Abstract

Superscalar processor的高耗電量,讓嵌入式微處理器無法有效應用其硬體架構於系統設計中。近幾年來,各種相關硬體單元的低電耗設計相繼被提出,但同時針對微處理器內兩種以上的硬體單元一起考量的低電耗研究卻很少。如果在設計低電耗微處理架構時,沒有對pipeline datapath上所有硬體元件或資源運作的互動關係與執行程式之動態執行行為作全盤考量的話,可能導致微處理器核心產生不可預期的額外電耗與效能犧牲。本計畫以一年為期,設計一整合式效能與電耗控制硬體單元(Integrated Performance/Power Controller, IPPC)於嵌入式微處理器核心中—以期在高效能的架構下,可以針對微處理器各硬體單元作最大效益之資源配置與降低電耗的動作。我們預計的做法是,首先釐清各硬體單元影響issue rate與commit rate的差異,再依照其影響關係分群。因此當issue rate或commit rate的差異過大時,我們可以分別針對影響兩者的群組作資源配置與調整供應電壓的決策。在決策的過程中,必須配合指令的動態執行行為,例如: instruction mix或execution order, 來決定該優先配置較多的資源給群組內的哪一個硬體單元,使指令在pipeline中執行更為流暢。此外我們也利用DVS機制來管理經配置後的硬體資源是否經過最大效益之使用。我們將利用硬體描述語言實作IPPC,並且透過一個完整的微處理器實驗平台進行系統模擬與驗證。經由本計劃的研究,可培養參與人員對superscalar processor內,所有的硬體元件和datapath的運行有一全面性之深入瞭解,並從中學習應用在嵌入式系統上時,System-level電耗效能評估之重要性,預期可以提昇嵌入式系統領域的研發能量。

Project IDs

Project ID:PB9508-4007
External Project ID:NSC95-2221-E182-035
StatusFinished
Effective start/end date01/08/0631/07/07

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