Si and SiGe Device with High-K Dielectric/Metal Gate Process Integration(I)

CMOS(Complementary Metal-Oxide-Silicon Field Effect Transistor)技術，不斷利縮小元件尺寸以提升其性能，雖然操作電壓降低，閘極氧化層與通道的尺寸可以增加或維持其驅動電流，然而，當進入深次微米世代，，藉由元件尺寸scaling 來達到性能的改善，卻顯的不易，根據年際半導體技術協會(ITIS International Technology Roadmapfor Semiconductor)所提供的資料顯示，100 奈米技術所需的等效氧化層厚度(Equivalent oxide thickness, EOT)將少於1.0 nm。在如此薄的厚度下，對於傳統的SiO2 閘極絕緣層來說卻無法在提供我們想要的絕緣特性，但是英特爾最近宣佈將在45nm 以下產品中用high-k（高介電率）材料和金屬柵極（Gate Electrode）技術成功的取代了SiO2閘極絕緣層與原來的技術相比，電晶體的工作電流將增加30%，因此，不僅電晶體工作速度提高了，同時降低耗電量。 因此本計劃將也計畫利用濺鍍機為主沉積較高品質的高介電材料及金屬閘電極材料薄膜於不同的基板上研究高介電材料及金屬閘電的製程與電特性的研究。第一年:以成長高介電材料薄膜-二氧化鉿氧化物及鉿的矽酸鹽(Hafnium Oxide and Hf silicate)為主。第二年:研製金屬閘電極(Metal Gate Electrode)及金屬矽化物閘電極(Metal Silicide Gate Electrode)，使用上述材料製作電晶體(Field Effect Transistor, FET)。第三年:將高介電材料及金屬閘電極材料沉積於鍺(Ge)基板、矽鍺(SiGe)基板、StrainSi 基板上，將其製作成MOS 電容及電晶體(FET)並探討其電特性、物理及化學特性。再完成這些技術，相信對現今與未來半導體工業及學術研究，應均有突破性的貢獻

Project ID:PB9308-3955
External Project ID:NSC93-2215-E182-003