The Research of Key Circuit Design Techniques for Noise Detection in Integrated Circuits(II)

隨著積體電路的製程技術日益精進，目前使用0.18μm 或0.18μm 以下的製程的IC 產品已經廣泛被運用。隨著工作電壓降低，相當有利於減少IC的功率消耗。而通道變短，讓電路可以更快速的工作。此外，電晶體縮小，使得單位面積內電晶體密度變高。高複雜度IC 設計的發展，結合了RF、類比及數位電路共同所組成系統整合晶片，成功的減少面積、功率消耗和成本，並提供更多的功能。在上述的優點外，積體電路製程技術進步，也產生了一些複雜的交互作用，伴隨而產生一些問題，其中最大的問題在於訊號完整性。訊號完整性問題主要來自雜訊的影響。尤其當製程技術進入深次微米低功率以後，工作電壓下降，雜訊對訊號相對影響力變大，雜訊免疫能力大幅降低。存在電路中的雜訊卻會使得訊號完整性降低，進而造成積體電路效能變差、功能發生錯誤或可靠度大幅降低。積體電路中產生雜訊的原因可歸為三大類，分別是電感、電容及電阻所造成的雜訊。要降低雜訊對電路的影響，讓雜訊不影響電路的功能，使其能正常的運作，必須先知道雜訊從何產生和分佈。知道雜訊在電路上產生和分佈情況後，進一步減少雜訊產生的因素，來增加晶片可靠度和良率。本研究計畫的目的在於開發一訊號雜訊偵測與量測電路，用以偵測訊號雜訊並找出訊號雜訊大小(signal overshoots)，藉以判斷雜訊嚴重程度。本研究提出的訊號雜訊偵測電路預期具有無DC功率、高速、小面積、高解析度及方便使用等創新特性。此外，此電路可直接用於晶片內，可做為cell以bult-in形式或者形成陣列排放在core四周，透過wire來連接測試電路中各點的訊號情形，可代替傳統以探針測點的不便，並獲取訊號雜訊的分佈情形。透過訊號雜訊偵測電路回饋的雜訊大小分佈資訊，對於晶片測試中的除錯及可靠度分析幫助很大。另外，對於改版設計時電源線及訊號線的佈局規劃與電路擺置亦有所助益。本研究計畫執行的成果將相當具有學術上及技術上的創新，對於國內學術研究、微電子產業發展及相關IC 設計人才培育均會有良好貢獻。計畫研發獲致的成果可以發表論文或申請專利，抑或進行技術移轉等。此外，參與研發設計的研究生可以獲得電晶體階層(transistor level)類比/混模電路設計的經驗、並熟稔積體電路設計的流程、晶片實作並測試的完整訓練，以及低電壓低功率高速應用的電路設計知識及能力，將來可以繼續深造或直接投身工業界貢獻所長。

Project ID:PB9609-5420
External Project ID:NSC96-2221-E182-056