每年研究產出
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2007
Ensemble dependent matrix methodology for probabilistic-based fault-tolerant nanoscale circuit design
Rao, H., Chen, J., Yu, C., Ang, W. T., Wey, I. C., Wu, A. Y. & Zhao, H., 2007, 於: Proceedings - IEEE International Symposium on Circuits and Systems. p. 1803-1806 4 p., 4253010.研究成果: 期刊稿件 › 會議文章 › 同行評審
7 引文 斯高帕斯（Scopus） -
Low-latency quasi-synchronous transmission technique for multiple-clock-domain IP modules
Ye, J. J., Chen, Y. G., Wey, I. C. & Wu, A. Y., 2007, 於: Proceedings - IEEE International Symposium on Circuits and Systems. p. 869-872 4 p., 4252773.研究成果: 期刊稿件 › 會議文章 › 同行評審
1 引文 斯高帕斯（Scopus） -
2005
A 2gb/s high-speed scalable shift-register based on-chip serial communication design for SoC applications
Wey, I. C., Chang, L. H., Chen, Y. G., Chang, S. H. & Wu, A. Y., 2005, 於: Proceedings - IEEE International Symposium on Circuits and Systems. p. 1074-1077 4 p., 1464778.研究成果: 期刊稿件 › 會議文章 › 同行評審
開啟存取5 引文 斯高帕斯（Scopus） -
A scalable DCO design for portable ADPLL designs
Wu, C. T., Wang, W., Wey, I. C. & Wu, A. Y., 2005, 於: Proceedings - IEEE International Symposium on Circuits and Systems. p. 5449-5452 4 p., 1465869.研究成果: 期刊稿件 › 會議文章 › 同行評審
開啟存取18 引文 斯高帕斯（Scopus） -
2003
A 3.3V 1GHz low-latency pipelined booth multiplier with new Manchester carry-bypass adder
Cho, H. C. & Wey, I. C., 2003, 於: Proceedings - IEEE International Symposium on Circuits and Systems. 5, p. V121-V124研究成果: 期刊稿件 › 會議文章 › 同行評審
7 引文 斯高帕斯（Scopus） -
2002
A 3.3V 1GHz high speed pipelined booth multiplier
Chow, H. C. & Wey, I. C., 2002, 於: Proceedings - IEEE International Symposium on Circuits and Systems. 1, p. I/457-I/460研究成果: 期刊稿件 › 會議文章 › 同行評審
12 引文 斯高帕斯（Scopus）