全數位可合成時間數位轉換晶片設計

本研究主要提出一應用於正子斷層掃描器之全數位可合成式時間數位轉換器，有鑑於時間數位轉換器在設計上，皆以現場可程式化閘陣列 (Field-Programmable Gate Array, FPGA) 平台做合成設計，在晶片製作的部分，目前尚無全數位基本元件合成的方式來設計，大多採用類比人工方式進行設計，因此本研究將提出一設計流程，可以使用標準元件庫來做晶片的設計，藉由此設計流程，加速整個設計的時間，並減少設計中人工設計的不確定性。本研究中，會基於差分非線性的校正原理，利用統計計數的方式，在晶片中實現了自我校正及即時校正的電路，藉此，時間數位轉換器可以在線性度上大大的提升，並可以即時的因應環境因素的變化，達到抗環境系數的影響的穩健效能。基於本研究提出的設計方法，不但可在時間數位轉換器設計流程上更結構化外，也可在解析度上提升，這是本研究最主要的貢獻。

系統編號:PB10708-2181
原計畫編號:MOST107-2221-E182-066