動態負電容實現高電源抑制比和快速暫態響應低壓差穩壓器之研究

在日益複雜的片上系統SoC(systems on chip)中，低壓差穩壓器LDO（low dropout regulator）的最關鍵特性之一便是高電源抑制比PSRR(power supply rejection ratio)，本計畫提出了從電源輸入到CL-LDO(capacitor-less low dropout regulator)輸出端的前饋路徑。此無輸出電容低壓差穩壓器（CL-LDO），具有電容倍增器CM(capacitance multiplier)和自適應負電容ANC(adaptive negative capacitance)，可消電源雜訊，從而提高電源抑制（PSR）和實現快速暫態響應Ts(settling time)。在10 KHz 頻率500 mA的負載電流（IL）時可實現−80 dB的PSRR。 edge time為100ns的時間內將負載電流從10nA切換到500mA僅需1微秒。 CL-LDO採用CMOS 180nm技術製造，消耗IQ(quiescent current)為12.5μA，對於500 mA的IL僅需25 mV的壓降(dropout voltage)。

系統編號:PB10907-4050
原計畫編號:MOST109-2221-E182-053