研究計畫-專案詳細資料
摘要
在深次微米製程技術的年代,晶片中的靜態耗能(static power)將佔據總耗能的主要部分。為了因應此耗能比重的改變,學界提出了可調變指令平行度(adaptive IPC(instruction-per-cycle)) 的處理器, 以降低執行程式的靜態耗能。本計畫將探討AIPC(Adaptive IPC) 處理器的架構設計與編譯技術。我們將利用近年來出現的Multi-Voltage 積體電路技術,提出AIPC VLIW 處理器架構設計。此架構的特色是採用distributed register file 與multi-voltage register file 的設計,使處理器的功耗可隨平行度而增減。針對這個架構,我們提出功耗最佳化編譯器的設計。此編譯器要處理的最佳化問題是:如何以最少的能量消耗滿足效能需求。研究議題包括:(1) 對核心回圈進行softwar pipelining 排程及運算配置問題。(2) 指令排程以最少能量滿足執行時間長度的限制(3) 針對distributed register file 進行資料配置,以降低資料傳輸耗能(4) 針對Multi-Voltage Register File 的暫存器配置。透過上述議題,本計畫將建立AIPC 處理器設計的理論基礎,包含(1) power domain 切割(2) 功耗導向的運算與資料配置。這些理論將使未來的研究者可更深入探討AIPC 處理器設計相關議題,如AIPC superscalar 處理器、編譯器的全域最佳化技術等。
Project IDs
系統編號:PB9907-12670
原計畫編號:NSC99-2221-E182-031
原計畫編號:NSC99-2221-E182-031
狀態 | 已完成 |
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有效的開始/結束日期 | 01/08/10 → 31/07/11 |
Keywords
- 資訊工程--硬體工程
- VLIW處理器
- 區域排程
- 編譯器
- 低功耗
指紋
探索此研究計畫-專案觸及的研究主題。這些標籤是根據基礎獎勵/補助款而產生。共同形成了獨特的指紋。