低硬體成本抗雜訊CMOS數位電路設計(II)

隨著VLSI 技術的進步，設計複雜度和電晶體密度在SoC 系統中急遽增加，導致功率消耗以及功率密度也隨著急遽增加。因此，低功率設計成為SoC 中的主要設計挑戰。然而，超低電壓操作以及奈米電路設計中都必須面對雜訊干擾所帶來的困難設計挑戰。因此在即將來臨的奈米時代，如何增加數位電路的雜訊免疫力，讓電路正確操作在低電壓下是非常重要的研究議題。在此計畫中，我們將研究開發抗雜訊電路技術來提升數位CMOS電路的抗雜訊能力，讓電路可操作在更低的工作電壓(低於0.2V)且能維持非常低的位元錯誤率(低於10-8)，並透過TSMC 90nm製程實現32位元的抗雜訊算術邏輯電路晶片，驗證並呈現電路的抗雜訊效能。靜態CMOS 電路方面，我們希望設計H 型平衡式的邏輯電路合併技術，在電晶體層級下化簡最小共同項以及最小共同項回授收斂電路，以降低硬體成本、減少功率消秏、提升操作速度，且同時能提升各個馬可夫亂數場區域網路抗雜訊能力。另外，透過跨區合併的馬可夫亂數場簡化技術，我們可以降低電路複雜度且提升抗雜訊能力。動態CMOS電路方面，我們希望透過真單項時脈控制的方式建構阻斷雜訊傳遞路徑的抗雜訊機制，將雜訊傳遞影響的路徑阻隔，可避免訊號爭搶的情形，且可以同時滿足電路對速度以及抗雜訊能力的需求。電路僅需付出如同”避免動態浮接的抗雜訊技術”非常低的硬體成本及達到較”提升源極電位的抗雜訊技術”優異的抗雜訊能力。抗雜訊能力是透過有效的阻隔雜訊傳遞而提升，並非透過比較訊號強度與雜訊強度的方式來達成。如此，抗雜訊電路的功率消耗以及時間延遲都可獲得大幅改善，尤其是在操作電壓越低，信噪比越差的環境下。

系統編號:PB9907-4029
原計畫編號:NSC99-2221-E182-063