研究計畫-專案詳細資料
摘要
SoC 設計經常要整合多個IP (Intellectual Property) 於單一晶片上來達成某些特定 功能。這些IP 可自行設計或由不同的IP 設計公司所提供,因此這些IP 可能操作於不 同的時脈頻率而各自形成獨立的時脈領域 (clock domain)。為了提升電路的整體效能, 我們希望SoC 晶片中的每一個IP 都能在其最大的時脈頻率下工作。當一個同步的IP 加上非同步轉換器 (asynchronous wrapper) 後便能夠以非同步介面方式與其他模組交 換資料,形成所謂的整體非同步-局部同步 (Globally-Asynchronous Locally-Synchronous, GALS) 系統。對於任兩個以非同步介面方式作資料傳遞的模組而言,雖然安全性上沒 有問題,但若傳送端的傳送頻率大於接收端的接收頻率,則會造成傳送端等待的情形。 若能在該兩個模組間置入一個高效能的非同步FIFO,將大幅降低傳送端等待的時間, 使電路整體效能大幅提高。 在本計畫中,我們將以GasP 電路結構為基礎,設計一個非同步FIFO來解決此問 題。一般而言,當資料進入FIFO 後,必須通過FIFO 每一級才會到達輸出端。這樣當 資料寬度很大時,將造成資料拴鎖(latch)上相當程度的功率消耗。因此我們希望設計一 個具有最短潛伏期及低功率特性的非同步FIFO,主要的概念是使用token 來標的FIFO 的存取使用權。資料的存取將直接面對擁有使用權的該級FIFO,不再需要通過整列 FIFO。需要通過FIFO的僅是一位元的token信號。我們將完成點對點、分支(fork)、及 結合(join)等FIFO傳輸方式之設計,並將最後的電路製成Hard IP,供其他設計者使用、 達到IP reuse 的目的。
Project IDs
系統編號:PB9508-4038
原計畫編號:NSC95-2221-E182-067
原計畫編號:NSC95-2221-E182-067
狀態 | 已完成 |
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有效的開始/結束日期 | 01/08/06 → 31/07/07 |
Keywords
- 電子電機工程
指紋
探索此研究計畫-專案觸及的研究主題。這些標籤是根據基礎獎勵/補助款而產生。共同形成了獨特的指紋。