超低功率小面積之數位式資料及時脈回復電路之研發

  • Yang, Jen-Tsung (PI)

研究計畫: 國家科學及技術委員會(原科技部) 國家科學及技術委員會學術補助

研究計畫-專案詳細資料

摘要

近年來由於製程的進步,在許多傳統上用類比電路實現部分,現今都可以用數位運算取代,數位電路有抗雜訊、可靠度佳、及高度整合等優點,使得大部份的電路都傾向於使用數位的方式來處理,以數位方式處理訊號已經成為一種普遍的趨勢。另外在現今電子產品輕薄短小的發展趨勢下,積體電路設計已朝著系統單晶片(System on a Chip,SOC)的方向發展,使得類比電路與數位電路必須結合,成為一個混合訊號的積體電路。傳統的時脈及資料回復電路的設計,多採用類比及混合訊號式的設計,功率消耗及晶片面積較大,又容易受到製程、電壓、溫度、負載變異(PVTLVariations)的影響,且為了迴路的穩定性,通常需要外接的迴路電容,使得系統的整合度下降,製作成本提高。本計畫主要是採用無參考時脈訊號之架構,使用CMOS製程,開發與實現小面積、低功率、新型的時脈及資料回復技術,以應用在高速有線通訊系統,例如光纖通訊網路及乙太網路等,並借此提升國內類比及混合訊號式積體電路的產業技術與相關研究人才的培育。本計畫分以下四個步驟來進行:A. 第一部分先針對目前文獻中之適用於隨機資料訊號的頻率偵測器進行其工作原理及優缺點之理論分析。B. 第二部分為開發出適用於數位操作的頻率偵測器,目標是解決傳統頻率偵測器的錯誤判斷的機率問題。C. 第三部分是開發新式的數位控制震盪器。D. 第四部分則是根據所發展出來的頻率偵測器以及數位控制震盪器,結合而成數位式時脈及資料回復電路,並對迴路參數及電路參數作最佳化,以其達成低功率、小面積等目的。

Project IDs

系統編號:PB9511-0116
原計畫編號:NSC95-2218-E182-004
狀態已完成
有效的開始/結束日期01/10/0631/07/07

Keywords

  • 電子電機工程
  • 低功率數位式時脈及資料回復電路
  • 數位式頻率偵測器
  • 時脈及資料回復電路
  • 鎖相迴路

指紋

探索此研究計畫-專案觸及的研究主題。這些標籤是根據基礎獎勵/補助款而產生。共同形成了獨特的指紋。