在單一晶片上採用0.13微米製程製作微波寬頻降頻器之設計與研究

近年來奈米科技及積體電路技術快速地發展，因此許多無線傳輸系統中的射頻電路得以採用矽製程來製作，而如何能整合各種電路在單一基板上成為系統單晶片也成為電路發展的重要趨勢，除此之外，如何使得單晶片系統能有更高的操作頻率及較低功率消耗等優異性能亦為另一個重要趨勢。由於在以往我們的研究是以0.18 微米製程製作X 頻段的主被動電路的設計方法及電路架構為主要方向，因此在這些研究過程當中已累積了許多寶貴的經驗與成果；所以我們相信若採用更先進的製程技術如0.13 微米金氧半電晶體製程技術，應可以類似的設計理論來製作低功率高性能之單晶片低雜訊降頻器，並應用在另一個更高的工程，科學和醫用(ISM)的頻段。因此本計畫擬根據以往本實驗室所擁有的設計經驗上以三年的時間發展以0.13 微米製程技術來設計可工作在24GHz 的單晶片低雜訊降頻器模組，其中包括有低雜訊放大器、混波器、四相位振盪器、鎖相迴路電路、單晶片鏡頻拒斥濾波器以及單晶片功率耦合器等；並且各電路的設計亦將採用創新之電路結構如寬頻高線性度之兩級自偏式低雜訊放大器、具雙零點之微型鏡頻拒斥濾波器或是低損耗單晶片耦合器等被動電路及採用主動式正反器之吉伯特混波器將射頻訊號降至中頻並消除鏡頻訊號；在降頻器中的本地振盪源是採鎖相迴路形成的頻率合成器其中振盪器的設計則是採用改良式電流再用式壓控振盪器之架構，然後再加上一個低電流注入式除二電路、除頻器、相位偵測器及迴路濾波器等電路整合後以成為一個單晶片之整數型鎖相迴路電路；最後再將上述電路整合在同一個晶元基板上以達成電路小型化、單偏壓電源及低功率的設計目標。

系統編號:PB9902-0545
原計畫編號:NSC97-2221-E182-016-MY3