可調變功耗與效能之VLIW處理機

在深次微米製程技術的年代，晶片中的靜態耗能(static power)將佔據總耗能的主要部分。為了因應此耗能比重的改變，學界提出了可調變指令平行度 (adaptive IPC (instruction-per-cycle)) 的處理器，以降低執行程式的靜態耗能。本計畫將探討AIPC(Adaptive IPC)處理器的架構設計與編譯技術。研究目的是要在指令階層達到讓功耗隨運算效能調適，其最佳化問題是：如何以最低的功耗滿足使用者設定的效能需求。我們利用近年來出現的 MTCMOS power-gating 積體電路技術，提出 PGRF-VLIW 處理器架構。此架構的特色是採用 distributed register file 設計，並對 register file 實施 power gating 控制。前期計畫完成了此架構的初步評估，評估結果顯示此架構可使 functional unit與 register file 的功耗皆隨平行度的改變而調整。本計畫將深入對此概念進行驗證，並加強編譯技術的支援使此概念更趨近實用。研究議題包括： (1) 建立 PGRF-VLIW 處理器的功耗模型 (power model)，並以 RTL 實作方式進行驗證。此功耗模型將使演算法領域的研究者，能針對此架構提出效果更佳的編譯器最佳演算法 (2) 發展動態規劃演算法，進行功耗導向的指令排程。此排程方法將盡可能逼近最佳解，並運用精準的功耗模型同時考量 functional units 與 register file 的耗能。 (3) 發展功耗導向的軟體管線技術，針對核心迴圈進行最佳化。透過對迴圈程式的最佳化，將使所提的概念趨近實用。 透過上述議題，本計畫將建立 power-gated 處理器架構的開放實驗平台，吸引更多研究者參與編譯器最佳化演算法的探討。此外，我們將逐步擴大編譯器最佳化的範圍，使power-gating 架構概念趨近實用。

系統編號:PB10207-1813
原計畫編號:NSC102-2221-E182-028