嵌入式生理檢測訊號系統的SoC晶片設計-子計畫五：系統單晶片之時序、功率與訊號完整性實體設計驗證(III)

為了滿足時序要求，系統單晶片(SoC)的設計人員需要利用多種設計方法、流程與工具。然而對設計自動化工具而言，所面臨的新挑戰出現在晶片級，可能包括多供電電壓支援、多軟矽智產的分層整合、分層訊號與設計完整性與時間延遲預估問題。將時序分析及訊號完整性分析提前在方塊式平面設計階段考慮，希望系統單晶片設計能藉由最少的重複迴圈快速完成。由於SoC 晶片設計大多以極深次微米製程設計，電源線繞線的可靠度對晶片是否能正確運作極為重要。負責傳輸全晶片時脈訊號的時脈樹網路繞線亦是另一重點。因此本計畫的目的乃針對以上需求，提出一普遍且運用性高的設計自動化工具，驗證系統單晶片的實體設計。本研究的重點在於：(1)建立互連線路RLC電路與耦合電路模型;(2)建立三維電源線繞線的R(L)C 網線結構;(3)建立標準元件庫及特定矽智產模組的電流及導納模型與負載模型;(4)發展線路時間延遲計算工具、線路串擾分析工具與電壓驟降估算工具;(5)研究同步緩衝器插入及選擇與線路寬度調變演算法;(6)分析並驗證實體設計的結果。由於本整合型計畫欲採用ARM設計平台作系統單晶片設計，因此本計畫首先可以ARM 所提供微處理器或微控制器之硬矽智產（佈局層次描述）與軟矽智產（邏輯閘層次描述），測試並修正本計畫發展之實體驗證工具。並根據此工具分析其餘子計畫所負責的方塊級設計與全晶片級設計驗證。最後藉由實際晶片的量測結果檢討本計畫所發展之驗證工具的正確性與時序及訊號完整性模型的合理性。本計畫為三年期。第一、二年計畫執行至今，已完成：一快速並正確之計算緩衝器與線路時間延遲的計算工具；時脈樹網路上置換緩衝器種類的演算工具，可最佳化時脈訊號延遲並符合時脈歪曲限制；針對CIC 所提供ARM Platform 上之各IP，已完成與ARM922T CPU結合後之模擬及合成。本年度計畫的研究重點在於估測繞線訊號串擾量，並尋求最佳解決之道。

系統編號:PB9308-5078
原計畫編號:NSC93-2220-E182-006