三維積體電路堆疊電晶體之製程與元件模擬(I)

本計畫將利用多晶矽薄膜電晶體做為平台，開發三維積體電路之相關製程與元件模擬技術。本研究將嘗試兩種不同的元件堆疊方式.第一種是利用相同的元件製作方式直接堆疊，第二種是先將元件在個別晶片上製作完成，再用晶片接合及矽穿孔的方式堆疊起來。第一年的研究將針對製程模擬。首先建立施加應力於基板的平臺，然後進行應力實驗以研究三維積體電路內的應變。隨後模擬於堆疊製程中的熱傳效應，熱傳與應力效應將整合於製程模擬平臺以分析堆疊元件各層間的熱-應力耦合行為。第二年則將根據製程模擬與實驗了解對元件的影響。在施加機械應力下的元件電性將被分析，並將薄膜電晶體之元件模擬拓展至記憶體及周邊元件之寄生效應。堆疊元件所產生的熱及熱載子所衍生的可靠性問題亦將以元件模擬加以分析。相關三維積體電路之元件精簡模型將於第三年進行開發。精簡模型將考慮晶界對薄膜電晶體臨限電壓之影響。先前元件模擬之熱及應力效應將代入精簡模型並推廣至記憶體元件。最後建立考慮晶界分佈之元件統計模型，完成製程與元件模擬的整合，以協助開發三維積體電路技術。

系統編號:PB10207-1928
原計畫編號:NSC102-2221-E182-059