抗軟錯誤之算術電路架構設計與晶片實現

隨著CMOS 製程技術的發展，使電路密度提高、工作電壓下降，算術電路的軟錯誤發生率逐漸提高，抗 SET 電路成為積體電路可靠性的主要設計挑戰。因此在未來奈米電路時代，如何提升邏輯算術電路的抗 SET 能力，降低軟錯誤對電路的影響是非常重要的研究議題。我們希望透過本計劃研究開發低設計成本且具有高抗SET 能力的算術電路技術來提升數位訊號處理的可靠度與精確度，並透過TSMC 40nm 製程實現具有抗SET 的算術電路晶片，驗證並呈現電路的抗SET 能力。藉此可改善算術晶片在操作電壓越低、閘極電容越小、信噪比越差的環境下受軟錯誤的影響，大幅提升晶片效能。其中，如何使用較精簡之硬體成本且犧牲較少電路效能情況下即可達到較高的抵抗軟錯誤能力是我們主要的設計目標。在算術電路中，我們分別針對抗SET 加法器/乘法器電路技術、SET-FIR/SET-FFT、SET-Motion Estimator/SET-Viterbi Decoder 進行研究與開發，如何使用較精簡之硬體成本且犧牲較少電路效能情況下即可達到較高的抵抗軟錯誤能力是我們主要的設計目標。在抗SET 平行加法器設計方面，我們藉由改良式C-element 的使用，將C-element 對時間延遲的影響減少約一半；在搭配ECD 與ETCO 的改良進位加法器架構中，不但可以降低ECTO 架構電路抵抗軟錯誤所需付出的時間成本，更可進一步減少ECD 架構中所需付出的硬體成本。在抗SET 乘法器設計方面，我們主運算保護機制搭配主要權重複製電路取代傳統複製電路，節省電路面積並保持電路計算精準度；另外透過主運算電路的高位元多工器冗餘保護增加高位元抗軟錯誤之能力，進而提升電路運算精準度。在通用型SET 算術電路架構方面，我們提出時間/空見共用之設計，希望進一步利用硬體共用的觀念降低複製電路的硬體成本。在FIR/FFT 設計中，我們使用位移累加的方式取代傳統成法器以及加法器，可大幅降低抗SET 電路之硬體成本以及抗軟錯誤之效能。在抗SETMotion Estimator 和Viterbi Decoder 方面，我們則是利用關鍵路徑移除之設計，大幅提升ECTO 之使用以降低ECD 之硬體成本犧牲。在第一年的計劃中，我們會完成40nm 之抗SET FIR 和FFT 晶片開發與實現；在第二年的計劃中，我們會完成40nm 之抗SET Motion Estimator 和Viterbi Decoder 晶片開發與實現。

系統編號:PB10108-2810
原計畫編號:NSC101-2628-E182-002-MY2