研究計畫-專案詳細資料
摘要
隨著製程技術的進步，因電路密度的提高、工作電壓的下降，記憶暫存器的軟錯誤發生率逐漸提高。因此，抗SEU 電路設計成為IC 電路可靠性的主要挑戰。因此在即將來臨的奈米時代，如何提升數位電路的抗SEU 能力，降低軟錯誤對電路操作的影響是非常重要的研究議題。在此計畫中，我們將研究開發抗SEU電路技術來提升記憶暫存器的抗雜訊能力，讓電路可抵禦帶電粒子撞擊，增加對雜訊的容忍力，並透過tsmc 90nm製程實現具有抗SEU記憶暫存器的32位元ALU晶片，驗證並呈現電路的抗SEU能力。我們將以不同特性的抗SEU電路基本架構，分別進行抗SEU電路技術的研究與開發。在隔離式史密特觸發器抗SEU設計方面，我們加入隔離裝置避免電壓搶奪；在隔離式DICE抗SEU設計方面，我們增加電晶體隔離輸出點；在Split型C-element抗SEU設計方面，我們改變延遲元件路徑加強回授路徑；在時脈控制改良式TPDICE，我們改變時脈路徑以降低延遲時間。我們希望透過本計劃研究開發低設計成本且具有保護電晶體不受帶電粒子撞擊影響的抗雜訊電路技術來提升記憶暫存器的抗SEU能力。如此一來，晶片中記憶暫存器發生軟錯誤的情況，都可獲得大幅改善，尤其是在操作電壓越低、閘極電容越小、信噪比越差的環境下。
Project IDs
系統編號:PB10001-0997
原計畫編號:NSC99-2221-E182-062-MY2
原計畫編號:NSC99-2221-E182-062-MY2
| 狀態 | 已完成 |
|---|---|
| 有效的開始/結束日期 | 01/08/11 → 31/07/12 |
Keywords
- 電子電機工程
指紋
探索此研究計畫-專案觸及的研究主題。這些標籤是根據基礎獎勵/補助款而產生。共同形成了獨特的指紋。