抗軟錯誤暫態/抗軟錯誤翻轉協同設計之算術電路架構設計與晶片實現(II)

隨著CMOS 製程技術的發展，電路密度提高、工作電壓下降，算術電路的軟錯誤發生率逐漸提高，抗 SET/SEU電路成為積體電路可靠性的主要設計挑戰。但是，獨立進行SEU之序向電路設計以及抗SET之算術電路設計不易建構完整強健的系統抵禦能力，容易因為系統整合上軟錯誤傳遞鏈結並沒有被截斷而導致實際系統整體抵禦效能大幅下降。我們希望透過本計劃研究開發SET/SEU協同設計的算術電路技術來提升數位訊號處理的可靠度，並透過TSMC 28nm製程實現具有抗SET/SEU的算術電路晶片，驗證並呈現電路抵禦軟錯誤的能力。在抵禦 SEU干擾的技術方面，我們將於本計畫研究開發具群集保護時脈訊號的隔離型抗SEU設計，以確保SEU的問題不至於再轉換成SET傳遞的問題。在抗SET算術電路設計方面，我們將進行錯誤訊息差異化的空間冗餘抗SET架構設計以解決SET錯誤累積以及再次轉化為SEU的設計瓶頸。而且，我們將突破抗軟錯誤設計無法使用於回授系統的限制，開發設計前饋/回授通用型抗軟錯誤架構設計，以確保SET的錯誤無法回授造成大量錯誤蔓延。在系統整合上，我們針對時脈訊號、控制訊號進一步設計保護機制，以確保SET的抑制效果能在系統整合層級展現成效。於計畫中，我們將會完成通用型抗SET/SEU協同設計以同時支援前饋與回授之數位電路晶片系統開發。我們將利用時間/空間共用、前饋/回授分時處理，並且善用算術電路本身時間/空間冗餘來設計抗軟錯誤電路架構設計，讓優異的抗軟錯誤效能得以廣泛推廣；同時，透過開發時脈訊號、控制訊號等算術晶片關鍵控制訊號之保護機制，移除過去抗軟錯誤設計上忽略之關鍵盲點，提升整體晶片抵抗軟錯誤之能效。

系統編號:PB10708-1625
原計畫編號:MOST107-2221-E182-060