系統層級之SoC低電耗研究

低電耗的研究一直是晶片系統領域的重要課題。 隨著晶片系統應用對像更多元化，運算結構、電耗用等因素考量更複雜時，傳統以電路層級(Circuit-level)為主的低電耗設計，便產生耗時，複雜度高等缺點。以系統層級(System-level)為考量的低電耗設計，不僅容易對SoC 的應用進行整體的電耗評估，也有助於分析軟體結構中電耗問題之所在，因此成為近年來被廣泛探討的研究方向之一。本計劃將以一年的時間，研究系統層級低電耗設計的各項議題，包括了資料記憶體配置層級(Memory allocation level)的運算結構重組演算法，指令編碼方法層級(Instruction encoding level)的低電耗指令格式，與SoC 架構層級(SoC-architecture level)的低電耗匯流排傳輸等三方面。研究題目包括：(1) 資料記憶體配置層級我們利用資料區塊處理演算法來重新排列運算結構，並利用資料重組演算法來提高運算資料的關聯性。目的是為了在運算過程中減少可能的記憶體存取動作，以達成低電耗的目標。(2) 指令編碼方法層級我們針對指令中的指令碼、暫存器、記憶體位址等欄位設計重標示演算法，使指令被載入指令快取記憶體、SoC 核心對指令讀取、暫存器資料搬運、運算單元輸入/輸出、管線等各單元都有最小的傳輸電耗。(3) SoC 架構層級我們針對SoC 內的匯流排架構設計低電耗的資料、記憶體位址傳輸模式。利用低電耗的編碼/解碼方法設計，使SoC 在與外部記憶體交換資料時，有最少的匯流排狀態轉變動作。本計畫將訂定涵蓋MPEG-4 關鍵運算的標竿程式集，對各項設計方案進行整體電耗評估。在評估的過程中，將以軌跡模擬的方式估計執行時間，並以整合式的SoC 實驗平台估計系統電耗。

系統編號:PB9308-2760
原計畫編號:NSC93-2213-E182-012