永續智慧型節能系統晶片平台技術研究與開發---子計畫五：抗變異之近臨界電壓永續智慧型節能電路晶片技術研究( I )

在永續智慧型節能電路晶片技術研究中，本子計畫扮演節能晶片技術的關鍵角色。為解決功率消耗這個摩爾定律最嚴峻的設計瓶頸。本計畫將研究讓電路系統操作在較低工作電壓以提升功率使用效率；其中，主要的設計方向就是跟隨 Intel 2012 年開始大力推展的近臨界電壓低功率技術。近臨界電壓區間是節能效率最佳化的範圍，雖然近臨界電壓技術帶來了提高能量使用效率的好處，但也同時衍生了一些設計上的挑戰，本子計畫將分別針對近臨界電壓節能技術之製程變異容忍能力提升、雜訊抵抗能力提升、以及超線性電路系統效能補償/提升進行近臨界電壓之永續智慧型節能電路晶片技術開發，主要提出的設計改良方法如下： 在製程變異容忍方面: 我們希望將 VT Balancer 技術推廣至可支援全域 VT功變異容忍以達到全域功率節省最佳化；我們希望研究設計具製程變異/溫度變異/時脈重疊容忍介面，且可同時電壓/頻率調整之 ReVIVaL 技術開發，讓 ReVIVaL 技術進一步提升近臨界電壓環境下的製程變異抵抗能力。除了製程變異容忍，本計畫將藉由 Relaxed-DSP 架構設計，透過截斷算術電路中 MSB、LSB 兩個部份之進位傳遞路徑，讓運算電路之訊號傳遞路徑平衡分佈。為了讓電路具有抵抗製程變異自我調適特性，我們設計路徑平衡式的非同步警示電路技術，可在遠較同步電路安全且節能的情況下自適性的容忍全域與局部變異。 在抵抗雜訊干擾方面: 我們在組合電路部分，以我們團隊擅長的機率式抗雜訊技術為基礎，並進一步透過時間冗餘、空間冗餘混搭使用，並以單端設計取代過去的雙軌設計，讓運算電路在低電壓環境下維持優越抗雜訊能力的同時，可將電路面積節省一倍以上、並將 PDP 效能負擔降低一倍以上。在序向記憶電路部分，我們將以雙向鎖定 C-element機制，搭配非線性關鍵節點電荷保護機制，可在高效能、低功率、低成本的情形下達到優異的儲存訊號保護效果。如此，可協助解決 NTV 低電壓環境下棘手的雜訊干擾問題。 在效能補償方面: 我們希望藉由透過進位截斷的位元序列/行並列技術，讓電路之訊號傳遞路徑縮短、平衡分配，以達電路運算路徑延遲差異最小化，提供近臨界電壓節能系統中超線性效能補償的優勢環境。最後，我們將透過閘控主運算電路，讓高速運算、適合超低壓運算之冗餘備份電路取代原本的運算電路；搭配 Relaxed-DSP 架構設計，讓近臨界電壓技術能有較平行處理、管線化更有效率的超線性效能補償/提升。

系統編號:PB10305-0549
原計畫編號:MOST103-2220-E182-001