一種半導體互聯線及其在積體電路製程之後的製造方法\

Cher-Ming Tan (Inventor), Chao-Sung Lai (Inventor), UDIT NARULA (Inventor)

研究成果: 專利

摘要

本發明提供一種半導體互聯線(semiconductor interconnection line)之結構及其製造方法，而半導體互聯線結構包含半導體基板層，介電層(dielectric layer)，屏障金屬層(barrier metal)，石墨烯層，以及金屬層。

貢獻的翻譯標題	THE SEMICONDUCTOR INTERCONNECTION LINE AND MANUFACTURING METHOD THEREOF
原文	繁體中文
IPC	H01L-023/532(2006.01);H01L-021/768(2006.01)
出版狀態	已出版 - 16 09 2017

公開公告號: 2.01733071E8
Announcement ID: 2.01733071E8

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TY - PAT

T1 - 一種半導體互聯線及其在積體電路製程之後的製造方法\

AU - Tan, Cher-Ming

AU - Lai, Chao-Sung

AU - NARULA, UDIT

N1 - 公開公告號: 2.01733071E8 Announcement ID: 2.01733071E8

PY - 2017/9/16

Y1 - 2017/9/16

N2 - 本發明提供一種半導體互聯線(semiconductor interconnection line)之結構及其製造方法，而半導體互聯線結構包含半導體基板層，介電層(dielectric layer)，屏障金屬層(barrier metal)，石墨烯層，以及金屬層。

AB - 本發明提供一種半導體互聯線(semiconductor interconnection line)之結構及其製造方法，而半導體互聯線結構包含半導體基板層，介電層(dielectric layer)，屏障金屬層(barrier metal)，石墨烯層，以及金屬層。

M3 - 專利

ER -