摘要
本發明提出一種應用在高速超大型積體電路中,快速電路簡化模型求取的方法。對於包含電阻、電感、電容的互連線路進行模型化簡過程中,利用原先系統及其對應之對稱共軛系統的動差,快速降低建構全等轉換矩陣運算複雜度的技巧。本發明利用電路修正節點分析矩陣的對稱性,求得兩動差之間的關係,因此可以節省一半求取全等轉換矩陣的時間。所求得的簡化模型仍能具有原先技術的準確性。此外,簡化模型仍能維持原先系統的被動性。
| 貢獻的翻譯標題 | A method and apparatus for model-order reduction of general RLC interconnects in high-speed VLSI |
|---|---|
| 原文 | 繁體中文 |
| 專利號 | I252996 |
| IPC | G06F 17/50(2006.01) |
| 出版狀態 | 已出版 - 11 04 2006 |
文獻附註
公開公告號: I252996Announcement ID: I252996
指紋
深入研究「一種應用共軛網路運算進行高效率RLC互連線路模型化簡之技巧」主題。共同形成了獨特的指紋。引用此
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