摘要
本發明的目的在於重新排序掃描鍊上暫存器的相對位置,期望能降低功率消耗峰值。本發明之演算工具不僅可配合現有的超大型積體電路設計流程,迅速決定適合之掃描鍊上暫存器順序,尚可符合三設計規範限制條件:(1)暫存器電位轉換功率消耗峰值;(2)掃描鍊連線總長度最大值;(3)兩相鄰暫存器之間的連線距離最大值。本發明所發展的演算工具希望盡可能達到:(1)快速判斷是否具有可行解;(2)快速有效尋求最佳解。輸入掃描鍊緩衝器資料與測試樣本資料,最後輸出符合所有限制條件之排序後掃描鍊緩衝器資料與測試樣本資料。
貢獻的翻譯標題 | METHOD AND APPARATUS FOR SCAN CHAIN REORDERING IN LOW-POWER VLSI DFT DESIGNS |
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原文 | 繁體中文 |
專利號 | I261767 |
IPC | G06F-017/50(2006.01);(IPC 1-7) : G06F-017/50 |
出版狀態 | 已出版 - 11 09 2006 |
文獻附註
公開公告號: I261767Announcement ID: I261767